统一系统时钟信道编码<%=id%>

所属分类：	计算机及信息技术	项目来源：	自创
技术持有方姓名：	浙江大学	所在地域：	浙江
是否中介：	否	是否重点项目：	否
技术简介：	该成果在信道编码的前端设置一个缓冲池将来自解复用器的码流缓存起来，然后由前端控制模块有规律地产生控制信号控制缓冲池中码流的读写，最终形成统一系统时钟所要求的数据流从缓冲池中输出。该成果着重解决了缓冲池的读写控制问题和Fs时钟的产生问题。将Fs作为整个电路统一的系统时钟，尽可能地采用Fs完成整个信道编码，简化了实现电路，大大缓解了用多个锁相环产生多个时钟频率造成的资源浪费，同时避免了在时钟变换接口处的相位漂移，提高了系统的稳定性。