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分 类 号：
G06F13/16;G06F13/40
颁 证 日：
优 先 权：
1999.12.17 DE 19961138.6
申请(专利权)人：
西门子公司
地 址：
德国慕尼黑
发 明 (设计)人：
H·默勒
国 际 申 请：
CT/DE00/04431 2000.12.13
国 际 公 布：
WO01/45109 德 2001.6.21
进入国家日期：
2002.06.17
专利 代理 机构：
中国专利代理(香港)有限公司
代 理 人：
吴立明;张志醒
摘要
本发明涉及一种多端口RAM存储装置，该存储装置配有RAM存储单元(1)以及多个串行/并行转换器(5、6、7)和一个并行/串行转换器以便将串行信号转换成并行信号。该多端口RAM存储装置还包括一个控制单元(11)以及二个时隙分配单元(8、9)，由此可以利用单端口的RAM存储单元(1)实现多连接模拟。另外，通过一个功率控制单元(12)可以大大降低功耗。
主权项
权利要求书
1.多端口RAM存储装置，该装置包括：
用于第一时分复用系统(UR)的且带有地址/控制端子(2)、读
端子(3)、和写端子(4)的RAM存储单元(1)；
地址串行并行/转换器(5)，用于将第二时分复用系统(R)中的
多个串行地址信号(Adr0...Adr3)转换成第一时分复用系统(UR)中
的多个并行地址信号；
选择串行/并行转换器(6)，用于将第二时分复用系统(R)中的
多个串行选择信号(Se10...Se13)转换成第一时分复用系统(UR)中
的多个并行选择信号；
数据输入串行/并行转换器(7)，用于将第二时分复用系统(R)
中的至少一个串行数据输入信号(DIN0)转换成第一时分复用系统
(UR)中的至少一个并行数据输入信号；
第一时隙分配单元(8)，用于将第一时分复用系统(UR)的预定
时隙(P0...P4)中的并行地址信号选择性地馈送到RAM存储单元(1)
的地址/控制端子(2)；
第二时隙分配单元(9)，用于分配在RAM存储单元(1)读端子
被读出的第一时分复用系统的预定时隙(P0...P4)中的并行数据输出
信号；
并行/串行分配器(10)，用于将第一时分复用系统(UR)的多个
并行数据输出信号转换成第二时分复用系统(R)的多个串行数据输出
信号(DOUT0...DOUT3)；和
控制单元(11)，用于根据多个并行选择信号控制第一和第二时
隙分配单元(8、9)。
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