用于提高乘积码译码速度的方法及译码装置<%=id%>

分类号： H04L25/49;H04L1/22;H03M13/05;H03M13/00
颁证日：
优先权：
申请(专利权)人：清华大学
地址： 100084北京市100084-82信箱
发明 (设计)人：张秀军;赵明;高春艳;周世东
国际申请：
国际公布：
进入国家日期：
专利代理机构：
代理人：
摘要
　用于提高乘积码译码速度的方法及译码装置属于乘积译码器技术领域，其特征在于：它是在已有的单次迭代译码和乘积码迭代译码方法的基础上，利用并行工作的P个行译码器和并行工作的P个列译码器组成的P行或P列译码器来先列后行依次并行的处理乘积码P行或P列信息的译码方法。相应的提出了一个含有并行处理P行或P列的子译码器、接收信号存储器、外信息存储器、RAM读写控制器和多层计数器的乘积码译码装置。它在提高乘积码译码速度的同时，能使所需存储器的数量尽量少，而且总的存储量不变，即采用存储器的数量是原来的P倍，每个存储器的存储量是原来的1/P，但所占的芯片面积增加了不到一倍，因而用很小的代价换取了译码速度的显著提高。
主权项
　权利要求书 1.用于提高乘积码译码速度的方法，它的单次迭代译码是根据接收序列和前次计算的结果重新计算每个符号的二进制判决结果的似然比估计，得到接收序列可靠性的一个修正值即外信息，乘积码的迭代译码是使列译码→行译码→列译码→行译码…反复进行多次，每次在行的与列的译码器之间传递中间计算结果即外信息，使最终结果逐渐趋向正确，其特征在于：它是一种利用并行工作的P个行译码器和并行工作的P个列译码器组成的P行或P列译码器来依次并行的处理乘积码的P行或P列的译码方法。

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